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一个268435456位CMOS同步DRAM，非常适合需要大量的存储密度和高带宽的应用程序的主内存。 HY57V561620C的组织HY57V561620C的完全同步操作提供了积极的时钟边沿为参考。 所有的输入和输出与输入时钟的上升沿同步。 数据路径内部流水线达到非常高的带宽。 所有的输入和输出电压电平与LVTTL的兼容。 可编程选项包括管道的长度（延迟或3），连续读或写周期开始由单一的控制命令（突发长度1,2,4,8或整页），以及突发计数序列（顺序或交织）。读或写周期在进步一阵一阵终止命令可以终止，或可以被打断，并更换一个新的突发读或写命令在任何周期。 （此流水线设计，不局限于一个`2N`规则。）

·单3.3±0.3V电源所有器件引脚兼容LVTTL接口JEDEC标准400mil引脚间距为0.8mm引用的所有输入和输出的上升沿的系统时钟数据掩膜功能的UDQM，LDQM内的四家银行的54PIN TSOP-II的操作·自动刷新和自刷新8192刷新周期/ 64ms可编程的突发长度和突发类型或连续突发全页·或8的交织突发可编程CAS延时2，3个时钟

这份文件是一个普通的产品说明，如有变更，恕不另行通知。 所描述的电路使用，Hynix半导体公司不承担任何责任。 没有专利许可是隐含的。 牧师0.3/Dec。 01

VDD DQ0 DQ1 DQ2 VSSQ DQ3 VDDQ DQ4 VDDQ DQ5 DQ6 VSSQ DQ7 VDD LDQM / WE / CAS / RAS / CS A2 A3 DQ15 VSSQ VDD VSS VDDQ DQ12 DQ14 DQ13 DQ11 VSSQ DQ10 DQ9 VDDQ DQ8 VSS NC UDQM CLK CKE A5 A4 VSS

PIN CLK CKE〜A12时钟使能芯片选择银行地址行地址选通，列地址选通，写使能数据输入/输出的掩码数据输入/输出电源/接地数据输出电源/接地连接引脚名称描述系统时钟输入。 所有其它输入注册的SDRAM控制内部时钟信号CLK的上升沿和停用时，SDRAM的国家之一之间的权力下，暂停或自刷新启用或禁用所有的输入，除了CLK，CKE，UDQM LDQM选择银行RAS活性被激活，在选择银行进行读/写CAS活动期间行地址〜RA12，列地址〜CA8自动预充电标志：A10 RAS，CAS和WE定义操作，请参阅功能的详细信息，控制输出的真值表在读取模式和掩码在写模式下的输入数据的缓冲区复用的数据输入/输出引脚的电源的内部电路和用于输出的输入缓冲器电源缓冲无连接

4Mx16银行行预解码器4Mx16银行2 X译码器4Mx16银行1 X译码器4Mx16银行0 X解码器DQ0 DQ1 I / O缓冲器和逻辑感测放大器和I / O门