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可编程逻辑器件（PLD） ，提供成本低系统级可编程单芯片（ SOPC ）集成在单一设备
–执行宏功能增强的嵌入式阵列如高效的内存和专门的逻辑功能
–每个嵌入式阵列高达16位宽度的双端口能力块（ EAB ）
–对于一般的逻辑功能的逻辑阵列高密–10,000到100,000典型的门（见表1）
–高达49152的RAM位（每EAB的4096位，所有这些都可以在不降低的逻辑容量使用）
具有成本效益的可编程架构为高容量应用
–成本优化的过程–针对高性能通信的低成本解决方案应用系统级特性
–多电压TMI / O引脚可以驱动或者由2.5 V， 3.3 V驱动，或5.0 - V器件
–低功耗
–双向I / O性能（设置时间[TSU]和时钟用于─输出延迟[TCO] ）高达250 MHz–完全符合外围部件互连


-内置的联合测试行动组（ JTAG ）边界扫描测试（BST ）电路符合IEEE标准。 1149.1-1990 ，可无需消耗额外的设备逻辑。
–工作于2.5 V内部电源电压
–在电路的可重构（ ICR ），通过外部配置设备，智能控制器，或JTAG端口
–ClockLockTM和ClockBoostTM为减少时钟延迟选项，时钟偏移和时钟乘法
–内置，低偏移时钟分布树–所有设备的100％的功能测试;测试向量或扫描链不要求
–之前和配置过程中拉在I / O引脚灵活的互连–FastTrack网络®连续互连路由结构，可快速，可预测的互连延迟
–专用进位链实现这种算法功能作为快速加法器，计数器和比较器（自动使用软件工具和宏功能）
–专用级联链实现高速，高扇入逻辑功能（自动使用软件工具和宏功能）
–三态仿真，实现内部三态总线–多达六个全局时钟信号和四个全局明确的信号强大的I / O引脚–个别三态输出使能控制每个引脚
–每个I / O引脚漏极开路选项–可编程输出摆率控制，以降低开关噪音
–钳位到VCCIO上的销通过针基础用户可选
–支持热插拔