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这些积极的边沿触发的触发器利用TTL电路来实现的D型触发器的逻辑。所有客房都设有
直接清零（CLR）输入。 'ALS175和“AS175B从每个触发器的功能互补输出。
在数据输入（D）满足建立时间要求的信息传送到输出的
在时钟脉冲的正继续的边缘。时钟触发发生在一个特定的电压电平，并且是不能直接
有关的积极持续脉冲的过渡时间。当该时钟（CLK）输入处于高或低
水平的D输入端的信号具有在输出端没有任何影响。
这些电路是完全兼容与大多数TTL电路使用。

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