XC2V1000-4FG456I行业第一平台FPGA解决方案
IP沉浸 架构
-,从40K 8M系统门密度
- 420 MHz的内部时钟速度（高级资料）
- 840+ Mb/s I/O（高级资料）
SelectRAM 存储器层次结构
真正的双端口RAM的-块3 Mb 18-Kbit
SelectRAM资源
-最多1.5分布式SelectRAM资源的Mb
-高性能外部存储器接口
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DDR-SDRAM接口
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FCRAM的接口
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QDR™-SRAM接口
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Σ-RAM接口
算术函数
-专用18-bit x 18-bit乘数块
-快速超前进行逻辑链
灵活的逻辑资源
-最多以93,184的内部寄存器/锁存,带有时钟
启用
截至- 93,184查找表(LUTs)或级联
16-bit移位寄存器
-宽多路复用器和宽输入功能的支持
-水平级联链Sum-of-Products的
支持
-内部3-state bussing
高性能时钟管理电路
-最多12 DCM（数字时钟管理器）模块
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精密时钟de-skew的
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灵活的频率合成
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高分辨率相移
- 16 通用时钟多路复用器缓冲器
积极互连 技术
-第四代分段的路由结构
-预测,快速的路由延迟,独立
扇出
SelectI / O超 技术
-最多1,108用户I/Os
- 19单端标准和6个差
标准
-可编程的水槽电流 (2 mA的每24 mA) I/O
数控阻抗(DCI) I/O:片上
为终止单端I/O标准电阻
- PCI-X @ 133 MHz, PCI @ 66 MHz和33 MHz
合规性和标准的CardBus
-差分信号
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低840 Mb/s电压差分信令I/O
(LVDS)与电流模式驱动程序
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Bus LVDS I/O
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闪电数据传输与电流 (LDT) I/O
驱动器缓冲区
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低电压正射极耦合逻辑
（LVPECL）I/O“
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内置在DDR输入和输出寄存器
-专有的高性能SelectLink
技术
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高带宽的数据路径
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双倍数据速率(DDR)链接
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基于Web的HDL代方法
支持赛灵思基金会 和联盟
系列开发系统
-综合VHDL和Verilog设计流
-编译10M系统门设计
-互联网团队设计(ITD)工具
基于SRAM的系统配置
-快速SelectMAP 配置
-三重数据加密的标准(DES) 安全
选项 （比特流加密）
- IEEE1532支持
-部分重新配置
-无限重新编程
-回读能力
0.15 µm 8-Layer 0.12 µm与金属工艺
高速晶体管
1.5 V (V
CCINT
)核心供电,专用3.3 V
V
CCAUX
辅助和V
CCO
I/O电源供应器
IEEE 1149.1兼容的边界扫描逻辑支持
倒装芯片和焊线球栅阵列(BGA)
在三个标准的细牙包(0.80mm,
1.00mm,和1.27mm)
100%工厂测试
