深圳市芯易芯科技有限公司 （非本站正式会员）

高性能，基于电可擦除可编程只读存储器（EEPROM），可编程逻辑器件
（PLD）的基于第二代MAX®架构
■5.0-V在系统可编程（ISP），通过内置的
IEEE标准。 1149.1联合测试行动组（JTAG）接口，可在
MAX7000S装置的
- ISP电路与IEEE标准兼容。 1532
■包括5.0-V5.0-V MAX7000器件和ISP-MAX7000S
设备
■内置JTAG边界扫描测试（BST）电路在MAX7000S
128个或更多的宏单元与设备
■完整的EPLD系列的逻辑密度范围为600〜
5000可用门（见表1和表2）
■5纳秒引脚到引脚的逻辑延迟到175.4 MHz计数器
频率（包括互连）
■PCI兼容的设备开漏输出在MAX7000S装置的选项
■可编程的宏触发器与个人清晰，预置位，
时钟，时钟使能控制
■可编程节电模式减少了50％以上
每个宏
■可配置的扩展产品长期经销，让
32个产品每个宏单元
■44至208引脚塑料J引线芯片载体（PLCC），陶瓷
针栅阵列（PGA），塑料四方扁平封装（PQFP），功率四方扁平
包（RQFP），和1.0毫米的超薄四方扁平封装（TQFP）封装
■保护的专有设计的可编程安全位
■3.3-V或5.0-V操作
- MultiVoltTM I / O接口的操作，使设备
接口与3.3-V或5.0-V设备（MultiVolt I / O操作
可在44引脚封装）
- 引脚兼容的低电压MAX7000A，MAX7000B
设备
■MAX7000E和MAX7000S设备提供增强的功能
- 六引脚或逻辑驱动输出使能信号
- 2个全局时钟可选的反转信号
- 增强的互连资源，以提高路由能力
- 快速输入提供了一个专用的路径I / O的设置时间
针宏单元的寄存器
- 可编程的输出压摆率控制
■软件设计支持和自动布局和路由提供
Altera的开发基于Windows的PC系统和Sun
SPARC工作站和HP 9000系列700/800工作站其他设计输入和仿真支持所提供的EDIF
2 0 03 0 0网表文件，库，参数化模块（LPM），
Verilog HDL语言，VHDL，和其他流行的EDA工具的接口
厂家的典范逻辑，如Cadence，Mentor Graphics公司，
ORCAD，Synopsys和VeriBest
■编程支持
- Altera的主编程单元（MPU）和编程
硬件由第三方制造商的程序
MAX7000器件
- BitBlasterTM串口下载电缆，ByteBlasterMVTM
并行端口下载线，并MasterBlasterTM的
串行/通用串行总线（USB）下载线程序MAX
7000S设备