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JEDEC标准VDD = 1.8 v±0.1 v电源•VDDQ = 1.8 v±0.1 v•333 mhz fCK 667 mb /秒/销,400 mhz fCK 800 mb /秒/销•8银行•张贴CAS•可编程CAS延迟:3、4、5、6•可编程添加剂Latenc y:0,1,2,3,4,5•写延迟(WL)=读延迟(RL)1•破裂长度:4、8(交错/咬顺序)•可编程顺序/交错破裂模式•双向差分Data-Strobe(单端Data-Strobe anoptional特性)•Off-Chip司机(OCD)阻抗调节•死亡终止•特殊函数的支持- 50欧姆ODT -高温Self-Refresh率使•平均刷新时间在低于7.8我们TCASE 85°C,3.9我们at85°C < TCASE < 95°C•所有产品是无铅,无卤和RoHS complianDDR2 SDRAM被组织为一个32 mbit x 4 I / Os x 8银行16 mbitx 8 I / Os x 8银行或8 mbit x 16 I / Os x 8银行设备。这synchronousdevice达到高速double-data-rate转移率高达800 mb /秒/销(ddr2 - 800)一般应用程序。芯片设计符合下列中科院发布等关键的DDR2 SDRAM特征与添加剂延迟,写延迟=读延迟- 1,Off-Chip司机(OCD)阻抗调整和死亡终止。所有的控制和地址输入一对exter-nally微分提供时钟同步。输入锁存的交叉点的dif-ferential时钟(CK和CK上升下降)。所有I / o与作为的双向同步闪光灯(DQS和DQS)在同步fash-ion来源。地址总线用于传达行,列,和银行addressinformation RAS /中科院多路复用方式。例如,1 gb(×8)devicereceive 14/10/3寻址。的1 gb的DDR2设备操作和一个1.8 v±0.1 v电源supplyand 1.8 v±0.1 v VDDQ。的1 gb的DDR2设备可以在60球FBGA(x4 /×8的)和84年ballfbga